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台积电5nm测试芯片良率已达80%:明年上半年大规模量产

作者: | 发布时间:2019-12-18 20

IEEE IED▒M大会上,台积电官方披露了5nm工艺的最新进展,给出了大量确凿数据,看起来十分―的欢欣鼓舞。

台积电

5nm将是台★积电的又一个重要工艺节点,分为N5、N5P两个版本,前者相比于N7 7nm工艺性能提升15%、功耗降低30%,后者在前者基础上继续性能の提升7%、功耗降低…15%。

台积电5nm将使用第五代FinFET晶体ⓔ管技术,EUV极紫卌外光刻技术也扩展到10多个光刻层,整体晶体管密度提升┄┅┛84%——7nm是每平方毫米9627万个晶体管,5nm就将是每平方毫米@1.7·7Я1亿个晶体管。

台积电称5nm工艺目前正处于风险试产阶段,测试芯片的良品率┘平均已达80%,最高可超过90%,不过这些芯片都相对很简单Ⅵ,如果∥放在复杂的移动和桌面芯片上,良品率还做不到这么高,但具体数据未公开。

具体来说,台积电5nm工艺的测试芯片有两种☆,一是2в5〒6Mb SRAM,单元面积包括25000平方纳米的高电流版本、21000平方纳米的高密度版本,后者号称是迄今最小的,总面积5.376平方毫米。

二是综合了SRAM、CPU/GPU逻辑单元、IO单元的,面积占比分别为30%、60%、10%¤,总面积估计大约17.92平方毫米。

按照这个面积计算,一块30⿹0mㄨm晶εїз圆应Г该能生产出3252颗芯片,良品率80%,那么完好的芯片至少是260◎2个,缺陷率1И.271个每平方厘米。∝┖

当÷然,现代高性能芯片面积都相当大,比如麒麟990 5G达到了113◆.31平方毫米。

按照├灬一颗芯¨片100↘平方毫米计算,1.271个每平方厘米Й的缺陷意味着良品率为32%,看着不高但对于风险试产阶段的工艺来说还是完全合格的,︹︺︻足够合作伙伴进行早期测试≠与评估。

另外ミ,AMD Zen2架构每颗芯片(八核心)的面积Э约为10.35×7.37=76.28平方毫米,对应良品率就是41%。

台积电还公布了5nm工〇艺下CPU、GPU芯片的电压、频率│┃对应关系,CPU通过测试的最℃低值是0.7V、1.5GHzⅣ,最高可以做到1.2V 3.25GHz,GPU则是最低0.65V 0.┌66GHz、最高1.2V 1.43GHz。当然々这都Ъ是初步结果,后续肯定还会大大提升。

台积电预Ж计,5nm工艺将在2020年上半年投入大规模量产,相关芯片产品将在2020年晚些时候陆续登场,苹果A14、华为麒麟1000系╭╮列、AMD Zen4θ架构四代锐龙都是妥妥的了,只是据说初期Π产能会被苹果和华为基本吃光。